We're under construction. Please check back for an update soon.
![Coming Soon](https://cdn-ak-scissors.b.st-hatena.com/image/square/6a4aa7294b8637a577eea9e205a67ce428b4792a/height=288;version=1;width=512/https%3A%2F%2Fembeddedmicro.com%2Fmedia%2Fmagpleasure%2Fmpblog%2Fpost_thumbnail_file%2F1%2F6%2Fcache%2F1%2F119bdf99710d9a86013f24c82ab9b2da%2F16bbad42abe051873698bcba871cd23e.png)
もうベタなRTL設計はしたくない!? この会は,新しい論理回路設計の処理系を開発したり使ったりする方法について話す会です. FPGA等に搭載される論理回路の設計には,RTL(Register Transfer Level)の設計言語が使われることが一般的です.その一方で,ソフトウェアの業界の経験も踏まえ,より使いやすい言語処理系を作ろうとする試みが各所で行われています. RTLより抽象度の高い表現での論理回路設計を可能にする言語が高位合成言語,その処理系が高位合成処理系と呼ばれています. この会では高位合成処理系の開発者,開発をしてみたいエンジニアによる設計思想と機能の説明に基づき,今後の方向性について議論と妄想を深めることを目指します. セッション内容 注意: 発表順序は調整中です.変更がある可能性があります 18:00pm: 開会 18:10pm: オブジェクト指向スクリプト言語による
ScalaChisel is powered by Scala and brings all the power of object-oriented and functional programming to type-safe hardware design and generation. Chisel, the Chisel standard library, and Chisel testing infrastructure enable agile, expressive, and reusable hardware design methodologies. FIRRTLThe FIRRTL circuit compiler starts after Chisel and enables backend (FPGA, ASIC, technology) specializati
リリース、障害情報などのサービスのお知らせ
最新の人気エントリーの配信
処理を実行中です
j次のブックマーク
k前のブックマーク
lあとで読む
eコメント一覧を開く
oページを開く